엔지닉 반도체 2주 3일차가 되었다! 이제 이 약 2주간의 강의도 끝에 다다르고 있다. 이 반도체 교육을 수강하면서 동시에 컴활도 독학을 하고 있는데, 2주째 계속 깨작깨작 푸느라 지금까지 실력이나 노하우에 별 다른 진전이 없는 것이 참으로 놀라울 따름이다! 여튼 오늘은 금속 배선 공정과 산화/확산 공정을 배웠다. 사실 산화/확산 공정은 반도체 8대 공정 중에 초반에 주로 진행되는 공정이고, 금속 배선 공정은 후반에 진행되는 공정으로 둘을 같이 배운다고 이를 헷갈리면 안 된다.
과거 90년대의 반도체만 하더라도 Al-Si 합금을 반도체의 금속배선으로 사용하였다.
그러나 곧 반도체가 미세화 되면서 문제가 발생했으니, 그것은 RC Delay였다.
RC Delay는 Resistance / Capacitance로부터 기인하는 전류 이동의 지연을 일컫는 말이다.
반도체의 Node가 클 때는 큰 상관이 없었지만, 점차 Node가 작아지면서 이 RC Delay가 소자 작동 속도에 미치는 영향이 무시할 만한 수준을 넘어서게 된 것이다!
RC Dealy는 Resistance와 Capacitance로부터 기인하므로, 이 둘을 어떻게 잘 만지작거리면 RC Delay의 영향을 조금이나마 해소시킬 수 있다.
일단 우리들은 기초적인 물리학을 배우면서 저항이 작을수록 전기가 잘 흐른다는 것을 알고 있으며,
이 Resistance는 전자가 지나는 도선의 단면이 넓을수록, 도선의 길이가 짧을수록 작다는 것까지 익숙하게 알고 있을 것이다.
???: '아 그럼 도선 넓히고 짧게 만들면 되겠네요?'
답은 NO!이다.
우리가 MOSFET, MOSFET거리는 트랜지스터는 머리카락보다도 1000배나 얇은 매우 미세한 소자이다.
이러한 소자들이 모여 하나의 Chip을 이루는데, 이 트랜지스터가 얼마나 밀집되어 있냐 묻는다면
단 1cm2보다 안 되는 면적에 수십억 개의 트랜지스터가 모여 있다.
아직 까무러치기엔 이르다.
이제 이 트랜지스터를 하나 하나 종류에 맞게 금속 배선으로 연결한다고 해보자.
그냥 그거 몇 층에 나눠서 하면 되는 거 아닌가?
싶겠지만 반도체에서 의도치 않은 배선 간에 접촉이라도 일어나게 되는 순간, 그 Chip은 절대 정상적으로 작동할 수 없다.
그렇기에 공학자들이 낸 결론은 바로?
출처: Applied Materials 블로그
마법의 공학기술이라도 기대했다면 그런 건 없다고 말하고 싶다.
단순히 Multi-Layers 그것도 그냥 몇 개가 아닌 엄청나게 많은 Layers를 한 층 한 층 증착하면서,
층마다 요리조리 여러 배선 간의 접촉을 피해가며 수많은 트랜지스터들은 그렇게 힘겹게 연결된다.
안 그래도 소자들 간에 도선이 겹치지 않게 하려고 수많은 Layers를 하나 하나 쌓아가는 마당에,
매탈 배선의 단면을 늘릴 생각이나 할 수 있겠는가?
그러므로 도선의 Dimension을 건드리는 방법은 불가능하다.
그러나 Resistance가 의존하는 또 하나의 요인이 있으니, 그것은 바로 고유 물성인 Resistivity이다.
그렇다면, Resistance를 낮출 수 있는 방법은 단 하나이다.
애초에 Resistivity가 낮은 금속을 배선으로 사용한다.
바로 그렇게 기존의 Al-Si를 대체한다고 세상에 나온 것이 Cu 배선이다.
Cu는 Al보다 Resistivity가 낮기 때문에 Resistance를 낮춰 Delay를 완화할 수 있다.
(우리 주변의 금속 도선이 대부분 구리로 이루어져 있다는 점을 생각하면 합리적이다.)
그러나 Cu 도선에는 치명적인 문제가 있었으니,
바로 식각 결과물이 Volatile하지 않다는 점과 금속 오염의 주 요인이 된다는 점.
전자의 경우를 먼저 논하자면, 이전 글에서 우리는 이미 Chemical한 Etch가 어떤 느낌으로 진행되는지 논해 본 적이 있다.
기체나 액체 상의 Etchant가 Wafer의 표면에서 반응하며 고체 상의 박막을 제거하는 메커니즘을 말이다.
여기서 주목해야 할 점은 Wafer 표면에 아무리 Etchant가 박막 물질과 잘 반응한다 할지라도,
Etchant와의 반응 결과물이 Wafer로부터 제거되지 않는다면 무용지물이라는 점이다.
Cu의 경우가 바로 그렇다. - -;
예전에 배운 Photo와 Etch 공정을 살펴보면,
금속 패턴을 형성할 때 PR의 패턴대로 금속이 잘 Etch가 되어야 금속 배선이 만들어질 수 있는데
Cu를 사용하게 된다면 그렇게 금속 패턴을 만드는 것이 불가능하게 된다는 것이다.
그러나 언제나 우리는 해답을 찾을 지어니,
그것은 바로 Cu Damascene 공정이다.
대학에서 반도체 공정을 배울 때, 교수님께서 딱히 알아보고자 관심을 안 쏟으셔서 그런지 항상 Cu Damascene 공정에 대해 언급할 때마다 Damascene이 어디서 나온 단어인지는 모르겠다는 말씀을 줄곧 하셨는데
그거 사실 다마스쿠스와 같은 곳에서 온 단어에요! 라고 말하고 싶어서 입이 너무 근질거렸다.
Cu Damascene 공정은 구리 상감 공정으로 자주 번역되는데, 본인은 공학에 관해서는 한글보다 영어 사용을 지향하기 때문에 딱히 상감 공정이란 단어가 익숙하지 않지만
고려청자의 문양을 새길 때 얇게 음각을 새기고 그 위에 유약 따위를 발라 독특한 문양을 만드는 그런 그림을 많이 본 적이 있을 것이다.
그것을 상감이라고 부르는데, 음각에 유약을 발라 홈 속에 메꾸는 그 이미지를 연상하면 Cu Damascene 공정의 이해가 훨씬 쉬울 것이다.
Cu Damascene 공정에 대해서는 나중에 다른 글에서 독점적으로 다뤄보겠다.
다시 아까 구리의 문제점으로 돌아가서, 구리의 또 하나의 골칫거리는 금속오염을 유발한다는 것인데,
안 그래도 Si 격자는 Atomic Density가 0.7 수준에 머물어 침입형 불순물에 대해 취약한데, Cu는 특히나 Diffusion 되는 속도가 매우 빨라 반도체에 있어 독약과 같은 존재가 된다. (물론 원치 않은 불순물로 들어온다면)
더군다나 Resistivity가 낮기 때문에 누설 전류를 만드는 특성 또한 매우 탁월하다. - -
그렇기에 예로부터 반도체 제조 과정에서는 Cu는 거의 1순위로 막아야 하는 요주의 금속 불순물에 해당한다.
그런 Cu를 당장 소자 위의 금속 배선으로 사용한다니, 적과의 동침과 같달까.
이러한 Cu의 특성 때문에 Cu 금속이 증착되기 이전에 필히 TiN이나 TaN, SiN 등의 Nitiride로 Diffusion Barrier를 증착해야 한다.
다음은 산화 공정의 전하에 대해 말해보겠다.
산화 공정은 Furnace에서 열을 가해 SiO2 막을 Surface에서 공급시킴으로 이루어지는데,
CVD로 Oxide를 증착하는 것과 가장 큰 차이점은 산화 공정은 Si의 Source가 Wafer 자체이고 고온에서 진행된다는 점이다.
각각 막질과 특성이 상이해서 각 공정은 나름대로 쓸 구석이 있다.
다만, 산화 공정은 고온에서 진행되기 때문에 융용점이 낮은 금속이 증착된 이후에는 사용할 수 없는 단위 공정임을 유념하면 도움이 될 것이다.
어쨌든 SiO2가 차곡차곡 테트리스 장인의 손길마냥 서로 짝을 맞춰서 결합하고 있으면 좋으련만,
현실은 그렇지 못하다. 짝을 맞추지 못한 Si가 막 구석구석에 남아있는가 한편, 마찬가지로 짝을 맞추지 못한 O 또한 막 내에 존재할 것이다.
이들이 결합을 하지 못했다는 것은 이웃한 Si나 O 원자에 추가로 결합이 이루어져 있거나 결합하지 못한 Dangling Bond가 존재한다는 것을 의미한다.
바로 이러한 원인에 의하여 나타나는 것이 산화막에서의 Charge이다.
물론 산화 과정 중의 불순물에 의한 Charge 또한 존재한다. (영향력이 매우 크다.)
불순물과 같은 것은 어딜 가나 징하게도 계속 따라다닌다고 보면 된다.
반도체 공학을 배운 사람이면 기억할 수도 있겠지만 이런 Oxide 내의 원치 않는 Charge는 곧 트랜지스터의 올바른 작동을 방해한다.
Threshold Voltage 또한 Oxide 내의 Charge에 의해 Shift 될 수 있기 때문에, Oxide 내에 생성되는 Charge는 Oxide의 막질을 높이면서 최소화 되어야 한다.
데일리미션
Q1. Cu 배선의 문제점을 작성하고 그 해결책을 제안 해보세요.
Cu를 이용하여 기존의 금속배선이었던 Al를 대체하고자 했을 당시의 Cu 배선이 가진 가장 큰 문제점 중 하나는 Cu의 식각 후 생성물이 Volatile하지 않아 종래의 방식대로 식각을 해낼 수가 없다는 점이다. 이러한 점을 해결하기 위해 새로운 공정이 개발되어, 현재 Cu 배선 공정은 기존에 사용하던 금속과는 완전히 다른 방법으로 증착된다. 그 공정의 이름은 Cu Damascene 공정으로 전해 도금을 이용하여 Wafer의 표면에 Cu를 환원시킴으로 Cu가 증착된다. Cu Damascene 방법을 이용하면 금속을 먼저 증착하여 PR을 사용해 패턴이 아닌 잉여부위를 식각해 냈던 방식과 다르게, 먼저 산화막을 증착해 패턴이 생성될 부위를 깎아 냄으로, 금속을 식각하는 과정을 우회할 수 있다. 또한 Cu는 높은 Diffusion Rate를 가지기 때문에 반도체 제조 과정에 있어 필히 주의하여야 하는 주요 금속 불순물에 해당한다. 따라서 Cu를 증착하기 전에 미리 질화막을 증착해 Cu의 Diffusion Barrier로 작용하게 한다.
Q2. 산화물 고정 전하, 계면 포획 전하, 유동성 이온 전하, 산화막 포획 전하의 발생 원인이 무엇인지 작성해보세요.
산화막 내에서 생성되는 다음과 같은 전하는 트랜지스터 소자의 전기적 특성을 바꿈으로 트랜지스터 소자가 정상적으로 Switching을 수행하지 못하게 만들 수 있다. 따라서 위와 같은 전하는 최대한으로 억제되어야 하는데 제 1의 해결책은 근본적으로 막질이 높은 산화막을 생성하는 것이다. 결합하지 못한 채 남아있는 Dangling Bonds와 같은 것들은 보다 면밀도가 낮은 (100) 방향의 Wafer를 사용함으로서 최소화 할 수 있다. 또한 산화막 내로 확산된 금속 불순물의 오염을 방지하여 산화막 포획 전하를 줄일 수 있다.